Metodo y dispositivo logico para el manejo mejorado de las interrupciones en un sistema computador

.1. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal y al menos un subsistema inteligente que tiene unidos a él dispositivos, viéndose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, recibiendo cada uno de los dispositivos un número de identificación caracterizado por comprender combinadamente:al menos una puerta que tiene una pluralidad de posiciones de bits, asignándose cada posición de bit a un dispositivo diferente entre los dispositivos lógicos, de acuerdo con el número de identificación asignado a cada dispositivo, estando una posición dada del bit en un primer estado cuando al menos una interrupción lógica está pendiente proveniente del dispositivo lógico asignado a esta posición del bit; y estando en un segundo estado cuando no hay interrupciones lógicas pendientes provenientes de dispositivo lógico asignado a esa posición del bit;medios para proporcionar una sola interrupción física a dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes, provenientes de cualquiera de los dispositivos lógicos; ymedios para leer dicha una puerta por el procesador principal, para determinar cual de dichos dispositivos lógicos tienen interrupciones lógicas pendientes.3. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal y al menos un subsistema inteligente que tiene unidos a él dispositivos, viéndose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los n dispositivos un número de identificación, caracterizado por comprender combinadamente: .N medios de almacenamiento, existiendo uno de tales medios de almacenamiento asociado con cada uno de dichos n dispositivos lógicos, almacenando cada uno un número indicativo del número de las interrupciones lógicas pendientes provenientes del dispositivo lógico asociado; medios para proporcionar una orden de restablecimiento de la interrupción desde dicho procesador principal a dicho un subsistema inteligente, teniendo dicha orden al menos dos porciones, incluyendo una primera porción el número de identificación del dispositivo lógico al cual se dirige la orden; y una segunda porción indicativa del número de interrupciones lógicas que se han manejado por dicho procesador principal para el dispositivo lógico especificado en la primera porción de dicha orden; ymedios que responden a dicha orden de restablecimiento de la interrupción, para reducir el número almacenado en los medios de almacenamiento asociados con el dispositivo lógico identificado en la primera porción de dicha orden, por el número especificado en la segunda porción de dicha orden.5. Método para el manejo mejorado de las interrupciones en un sistema de computador que incluye un procesador principal y al menos un subsistema inteligente que tiene unidos a él dispositivos, viéndose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los n dispositivos un número de identificación predeterminado, caracterizado por comprender combinadamente:.N medios de almacenamiento, asignándose cada uno a uno diferente de los dispositivos lógicos dichos, de acuerdo con el número de identificación asignado al dispositivo, almacenado cada uno un número indicativo del número de interrupciones lógicas pendientes provenientes del dispositivo lógico asociado;al menos un registro que tiene una pluralidad de posiciones de bits, asignándose cada posición de bit a un dispositivo diferente de los dichos dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una posición dada del bit en un primer estado, cuando al menos está pendiente una interrupción lógica proveniente del dispositivo lógico asignado a esa posición del bit; y estando en un segundo estado cuando no hay interrupciones lógicas pendientes provenientes del dispositivo lógico asignado a esa posición del bit, como se manifiesta por el número almacenado en los medios de almacenamiento asociados con el sistema dispositivo lógico:medios para proporcionar una señal prioritaria de interrupción proveniente de dicho un subsistema inteligente a dicho procesador principal, si hay un número almacenado en al menos uno de dichos n medios de almacenamiento que sea indicativo de que al menos hay pendiente una interrupción lógica;medios para proporcionar una orden de restablecimiento de la interrupción desde dicho procesador principal a dicho subsistema inteligente, teniendo dicha orden al menos dos porciones; incluyendo la primera porción el número de identificación al cual se dirige la orden y una segunda porción indicativa del número de interrupciones lógicas que se han manejado por dicho procesador principal para el dispositivo lógico especificado en la primera porción de dicha orden ymedios que responden a dicha orden de restablecimiento de la interrupción, para reducir el número almacenado en los medios de almacenamiento asociados con el dispositivo lógico identificado en la primera porción de dicha orden, por el número especificado en la segunda porción de dicha orden.6. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal y al menos un subsistema inteligente que tiene asociados a él dispositivos viéndose el susbsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los n dispositivos un número de identificación predeterminado, caracterizado por comprender combinadamente:.N medios generadores de interrupciones, habiendo uno de tales medios por cada uno de los n dispositivos lógicos, incluyendo tales medios, medios para generar una pluralidad de interrupciones lógicas en la salida de los mismos;.N contadores de arriba/abajo, estando conectada la entrada de conteo ascendente de un contador dado, a la salida del mismo medio numerado generador de interrupciones, incrementando cada interrupción lógica generada dicho contador, y teniendo una entrada de conteo descendente, a la cual entrada de conteo descendente se aplica una señal decremental para disminuir dicho contador, con una salida positiva que está en un primer estado siempre que dicho contador manifieste un conteo positivo, y una salida negativa que está en un primer estado simpre que el conteo en dicho contador manifieste un conteo menor que, o igual a cero;.N cerrojos, estando cada uno de tales cerrojos asociado con el mismo contador numerado de dichos n contadores de arriba/abajo, con un conjunto de entradas conectadas a las salidas positivas del mismo contador numerado, de modo que dicho cerrojo se establece siempre que la salida positiva del mismo contador numerado está en dicho primer estado, con una entrada de borrado conectada a la salida negativa del mismo contador numerado, de modo que dicho cerrojo se borra siempre que la salida negativa del mismo contador numerado está en dicho primer estado, teniendo cada uno de tales cerrojos una salida que está en un primer estado siempre que dicho cerrojo está establecido;una puerta que tiene n entradas, estando conectada cada entrada a la salida de uno de los dichos n cerrojos diferentes, proporcionándose una señal de interrupción física en la salida de dicha puerta en tanto que al menos una de las entradas esté en dicho primer estado, lo que es indicativo de que hay al menos una interrupción lógica proveniente de al menos un dispositivo lógico;.N medios lógicos que tienen cada uno una primera entrada conectada a la salida del miesmo cerrojo numerado de dicho n cerrojos, y una segunda enrada conectada para recibir una señal de lectura proveniente del dicho procesador principal, siendo una salida indicativa de al menos una interrupción lógica pendiente proveniente del mismo dispositivo lógico numerado siempre que la primera entrada esté en dicho primer estado, siendo concurrente con la señal de lectura aplicada a la segunda entrada ymedios para generar dicha señal de lectura por dicho procesador principal, para leer las salidas de dichos medios lógicos, para determinar cual de dichos n dispositivos lógicos tiene al menos una interrupción lógica pendiente.9. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal y al menos un subsistema inteligente que tiene asociados a él dispositivos, viéndose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los dispositivos un número de identificación, proporcionando el procesador principal órdenes directas e indirectas a dichos dispositivos lógicos, caracterizado por comprender combinadamente:una puerta de estado de interrupción desde la cual se leen seriadamente las interrupciones físicas provenientes de dichos dispositivos lógicos, en relación con dichas órdenes directas, por dicho procesador principal;al menos una puerta de identificación del dispositivo de interrupción (diip) que tiene una pluralidad de posiciones de bits, asignándose cada posición de bit a un dispositivo diferente entre los dichos dispositivos lógicos de acuerdo con el número de identificación asignado al dispositivo, estando una posición dada del bit en un primer estado cuando al menos una interrupción lógica relativa a una orden indirecta está pendiente, proveniente de dispositivo lógico asignado a esta posición el bit; y estando en un segundo estado cuando no está pendiente ninguna interrupción lógica relativa a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una sola interrupción física relativa a las órdenes indirectas para dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes, relativas a las órdenes indirectas provenientes de cualquiera de los dispositivos lógicos; ymedios para leer dicho diip por dicho procesador principal para determinar cual de dichos dispositivos lógicos tiene interrupciones lógicas pendientes, en relación con las órdenes indirectas.11. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal y al menos un subsistema inteligente que tiene asociados a él dispositivos, considerándose el subsistema inteligente y dichos dispositivos como dispositivos lógicos por dicho principal, asignándose a cada uno de los n dispositivos un número de identificación predeterminado, proporcionando el procesador principal órdenes directas e indirectas a dichos dispositivos lógicos, caracterizado por comprender combinadamente:una puerta de estado de interrupción desde la cual se leen seriadamente las interrupciones físicas provenientes de dichos dispositivos lógicos relativos a dichas órdenes directas, por dicho procesador principal;.N medios generadores de interrupciones, habiendo uno de tales medios para cada uno de dichos n dispositivos lógicos, incluyendo cada uno de tales medios, medios para generar una pluralidad de interrupciones lógicas relativas a las órdenes indirectas en la salida de los mismos;.N contadores de arriba/abajo, estando la entrada de conteo ascendente de un contador dado conectada a la salida del mismo medio numeral generador de interrupciones incrementando cada interrupción lógica generada relativa a una orden indirecta, dicho contador dado, y teniendo una entrada descendente de conteo, con una entrada descendente de conteo a la cual se aplica la señal decremental para disminuir dicho contador; con una entrada positiva que está en un primer estado siempre que dicho contador manifieste un conteo positivo, y una salida negativa que está en un primer estado siempre que el conteo en dicho contador manifieste un conteo menor que, o igual a cero;.N cerrojos, estando cada uno de tales cerrojo asociado con el mismo contador numerado de dichos n contadores de arriba/abajo, con un conjunto de entradas conectadas a las entradas positivas del mismo contador numerado, de modo que dicho cerrojo se establece siempre que la salida positiva del mismo contador numerado esté en un primer estado; con una entrada de borrado conectada a la salida negativa del mismo contador numerado, de modo que dicho cerrojo se borra siempre que la salida negativa del mismo contador numerado esté en dicho primer estado, teniendo cada uno de tales cerrojos una salida que está en dicho primer estado siempre que dicho cerrojo se establece;una puerta que tiene n entradas, estando cada entrada conectada a la salida de un cerrojo diferente de dichos n cerrojos, proporcionándose una señal física de interrupción para las órdenes indirectas, en la salida de dicha puerta mientras al menos una de las entradas esté en dicho primer estado, lo que es indicativo de que hay al menos una interrupción lógica para las órdenes indirectas provenientes de al menos un dispositivo lógico;.N medios lógicos que tiene cada uno una primera entrada conectada a la salida del mismo cerrojo número de los dichos n cerrojos; y una segunda entrada conectada para recibir una señal de lectura proveniente del dicho procesador principal, con una salida indicativa de que hay al menos una interrupción lógica pendiente para las órdenes indirectas, proveniente del mismo dispositivo lógico numerado, siempre que la primera entrada esté en dicho primer estado, concurrente con la señal de lectura que se aplica a la segunda entrada;una puerta identificadora del dispositivo de interrupción (diip) que tiene n posiciones de bit, estando conectada cada posición de bits la salida del mismo medio numerado de dichos medios lógicos; ymedios para generar dicha señal de lectura por dicho procesador principal, para leer las n posiciones de dicho diip, para determinar cual de dichos n dispositivos lógicos tienen al menos una interrupción lógica pendiente para las órdenes indirectas.14. Método para el manejo mejorado de las interrupciones en un sistema computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que tiene asociados a él dispositivos considerándose el subsistema inteligente y dichos dispositivos como dispositivos lógicos por dicho procesador principal, asignándose a cada uno de los dispositivos un número de identificación del dispositivo, caracterizado por comprender combinadamente:una interfase de órdenes incluidas en cada uno de tales subsistemas para transferir la información entre dicho procesador principal y dicho un subsistema inteligente, incluyendo dicha interfase de órdenes;una puerta de atención para recibir un código desde dicho procesador principal, que tiene una primera porción que es indicativa de cual de dichos órdenes directas o dichas órdenes indirectas se recibe en dicha puerta de interfase de órdenes, y una segunda porción que incluye el número de identificación del dispositivo lógico que ha de ejecutar la orden recibida en dicha puerta de interfase de órdenes;una puerta de estado de interrupciones, desde la cual se leen seriadamente las interrupciones físicas provenientes de los dispositivos lógicos relacionados con las órdenes recibidas por dicho procesador principal;al menos una puerta de identificación del dispositivo de interrupción (diip) que tiene una pluralidad de posiciones de bits, asignándose cada posición de bit a un dispositivo diferente de dichos dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una posición dada de bit en un primer estado cuando está pendiente al menos una interrupción lógica relativa a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit; y estando en un segundo estado cuando no hay pendiente ninguna interrupción lógica relativa a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una sola interrupción lógica relativa a las órdenes indirectas, a dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes relativas a las órdenes indirectas provenientes de cualquiera de los dispositivos lógicos; ymedios para leer dicho diip por dicho procesador principal para determinar cual de dichos dispositivos lógicos tiene interrupciones lógicas pendientes relativas a órdenes indirectas.19. Método para el mejorado de las interrupciones en un sistema computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que lleva asociados a él dispositivos, considerándose el subsistema inteligente y los dispositivos asociados a él como un dispositivo lógico por dicho procesador principal asignándose a cada uno de los dispositivos un número de identificación del dispositivo, caracterizado por comprender combinadamente:una interfase de órdenes para transferir la información entre dicho procesador principal y dicho subsistema inteligente, incluyendo dicha interfase de órdenes;un registro de interfase de órdenes al cual escribe el procesador principal una orden directa, la cual contiene toda la información necesaria para que dicho un subsistema inteligente ejecute inmediatamente la orden o al cual escribe dicho procesador principal una orden indirecta que es la dirección de un bloque de control del subsistema (scb), almacenado en una de las localidades direccionales en dicha memoria del sistema; incluyendo dicho scb la dirección en la memoria del sistema de un bloque de terminación de estado (tsb), la cual dirección tsb se usa por un dispositivo lógico para almacenar el estado de finalización o terminación de un sbc dado, incluyendo las interrupciones pendientes relativas al scb;un registro de atención, al cual escribe dicho procesador principal un código que tiene una primera porción que es indicativa de cual de dichas órdenes directas y dichas órdenes indirectas se escriben a dicho registro de interfase de órdenes; y una segunda porción que es indicativa de cual de dicho un subsistema inteligente o un dispositivo asociado ha de ejecutar la orden escrita o dicho registro de interfase de órdenes;medios incluidos en dicho un subsistema inteligente para leer el código escrito en dicho registro de atención, y la orden escrita en dicho registro de interfase de órdenes; ejecutándose una orden directa directamente por un dispositivo lógico de acuerdo con la segunda porción del código escrito en dicho registro de atención y si es una orden indirecta, accediendo directamente a dicha memoria del sistema en la dirección scb indicada; ejecutándose el scb por dicho dispositivo lógico de acuerdo con la segunda porción del código escrito en dicho registro de atenciónun registro de estado de interrupción, desde el cual las interrupciones físicas procedentes de los dispositivos lógicos relativos a las órdenes directas, se leen seriadamente por dicho procesador principal; al menos un registro identificador del dispositivo de la interrupción (diip) que tiene una pluralidad de posiciones bit, asignándose cada posición de bit a un dispositivo diferente de dichos dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una posición dada del bit en un primer estado cuando al menos una interrupción lógica relativa a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit, está pendiente; y estando en un segundo estado cuando ninguna interrupción lógica relativa a una orden indirecta está pendiente del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una sola interrupción física relativa a las órdenes indirectas, al dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes relativas a las órdenes indirectas, al dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes relativas a las órdenes indirectas provenientes de cualquiera de los dispositivos lógicos;medios para leer dicho diip por dicho procesador principal, para determinar cual de los dichos dispositivos lógicos tiene interrupciones lógicas pendientes, relativas a las órdenes indirectas; ymedios para proporcionar una señal de restablecimiento desde dicho procesador principal, a un dispositivo lógico dado, después de dicho examen de las tsb por el procesador principal, para todas las scb que se hayan dirigido a dicho dispositivo lógico dado, para determinar si una interrupción lógica está pendiente, y si la orden se ha completado, restableciendo dicha señal de restablecimiento cada una de tales interrupciones lógicas para las órdenes que se han completado.22. Método para el manejo de las interrupciones en un sistema computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que tiene adicionados a él dispositivos, viéndose dicho un subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los dispositivos un número de identificación del dispositivo, caracterizado por comprender combinadamente:una interfase de órdenes incluida en cada uno de tales subsistemas para transferir la información entre dicho procesador principal y dicho un subsistema inteligente, incluyendo dicha interfase de órdenes;una puerta de interfase de órdenes para recibir una orden directa o una orden indirecta proveniente de dicho procesador principal, las cuales órdenes son indicativas de un tipo de operaciones que ha de realizarse por el dispositivo lógico;una puerta de atención para recibir desde dicho procesador principal un código que tiene una primera porción que es indicativa de cual de dichas órdenes directas o de dichas órdenes indirectas se recibe en dicha puerta de interfase de órdenes; y una segunda porción que incluye el número de identificación del dispositivo lógico que ha de ejecutar la orden recibida en dicha puerta de interfase de órdenes;al menos una puerta de identificación del dispositivo que produce la interrupción (diip) que tiene una pluralidad de posiciones de bit, asignándose cada posición de bit a un dispositivo diferente de los dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una porción dada del bit en un primer estado cuando está pendiente al menos una interrupción lógica relativa a una orden directa o a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit; y estando en un segundo estado cuando no hay pendientes órdenes directas o indirectas relativas a interrupciones provenientes del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una sola interrupción física a dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes provenientes de cualquiera de los dispositivos lógicos; ymedios para leer dicho diip por dicho procesador principal, para determinar cual de dichos dispositivos lógicos tienen interrupciones lógicas pendientes;24. Método para el manejo mejorado de las interrupciones en un sistema de computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que tiene adicionado a él dispositivos, viéndose dicho un subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los dispositivos un número de identificación del dispositivo caracterizado por comprender combinadamente:una interfase de órdenes incluida en cada uno de tales subsistemas para transferir la información entre dicho procesador principal y dicho un subsistema inteligente, incluyendo dicha interfase:una puerta de interfase de órdenes para recibir una orden directa o una orden indirecta proveniente del dicho procesador principal, las cuales órdenes son indicativas de un tipo de operaciones que debe realizarse por un dispositivo lógico;una puerta de atención para recibir desde dicho procesador principal un código que tiene una primera porción que es indicativa de cual de dichas órdenes directas o indirectas se recibe en dicha puerta de interfase de órdenes; y una segunda porción que incluye el número de identificación del dispositivo lógico que ha de ejecutar la orden recibida en dicha puerta de interfase de órdenes;una puerta de identificación del dispositivo interruptor de la orden directa (diip), que tiene una pluralidad de posiciones de bits, a un dispositivo diferente entre los dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una posición dada del bit en un primer estado cuando está pendiente al menos una interrupción lógica relativa a una orden directa proveniente del dispositivo lógico a esa posición del bit; y estando en un segundo estado cuando no hay interrupciones lógicas pendientes relativas a una orden directa proveniente del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una primera interrupción física única relativa a las órdenes directas, a dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes, relativas a órdenes directas provenientes de cualquiera de los dispositivos lógicos;medios para leer dicho diip por dicho procesador principal, para determinar cual de dichos dispositivos lógicos tiene interrupciones lógicas pendientes relativas a las órdenes directas;una puerta de identificación del dispositivo interruptor de la orden indirecta (diip), que tiene una pluralidad de posiciones de bits, asignándose cada posición del bits a un dispositivo diferente entre los dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; estando una posición dada del bit en un primer estado cuando está pendiente al menos una interrupción lógica a una orden indirecta proveniente del dispositivo lógico asignado a esa posición del bit; y estando en un segundo estado cuando no hay pendiente ninguna interrupción lógica relativa a una orden indirecta, proveniente del dispositivo lógico asignado a esa posición del bit;medios para proporcionar una segunda interrupción física única relativa a las órdenes indirectas a dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes relativas a órdenes indirectas provenientes de cualquiera de los dispositivos lógicos; ymedios para leer dicho diip por dicho procesador principal para determinar cual de dichos dispositivos lógicos tiene interrupciones lógicas pendientes relativa a órdenes indirectas.26. Método para el manejo mejorado de las interrupciones en un sistema de computador que incluye un procesador principal, y al menos un subsistema inteligente que tiene asociados a él dispositivos viéndose dicho subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose a cada uno de los dispositivos un número de identificación; con n dispositivos de almacenamiento, estando uno de tales dispositivos de almacenamiento asociado con cada uno de los n dispositivos lógicos, caracterizado por comprender combinadamente las etapas de:almacenar en cada uno de dichos n dispositivos de almacenamiento un número indicativo del número de interrupciones lógicas pendientes provenientes del dispositivo lógico asociado;proporcionar una orden de reestablecimiento de la interrupción proveniente del dicho procesador principal, a dicho un subsistema inteligente; teniendo dicha orden al menos dos porciones; incluyendo una primera porción el número de identificación del dispositivo lógico el cual se dirige la orden y una segunda porción indicativa del número de interrupciones lógicas que se han manejado por dicho procesador principal para el dispositivo lógico especificado en la primera porción de dicha orden; yreducir el número almacenado en el dispositivo de almacenamiento, asociado con el dispositivo lógico identificado en la primera porción de dicho orden, por el número especificado en la segunda porción de dicha orden.28. Método para el manejo mejorado de las interrupciones de la operación de un sistema computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que tiene adicionados a él dispositivos, viéndose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal, asignándose un número de identificación a cada dispositivo; con al menos un registro que tiene un pluralidad de posiciones de bit; asignándose cada posición de bit a un dispositivo diferente de los dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo; con n dispositivo de almacenamiento, estando uno de tales dispositivos lógicos, caracterizado por comprender combinadamente las etapas de:almacenar en cada uno de dichos n dispositivos de almacenamiento un número indicativo del número de interrupciones lógicas pendientes provenientes del dispositivo lógico asociado;establecer una posición dada del bit de dicho un registro en un primer estado cuando está pendiente al menos una interrupción lógica proveniente del dispositivo lógico asignado a esa posición del bit; estando dicha posición dada del bit en un segundo estado cuando no hay pendiente ninguna interrupción lógica proveniente del dispositivo lógico asignado a esa posición del bit, como se manifiesta por el número almacenado en los medios de almacenamiento asociados con el mismo dispositivo lógico;proporcionar una señal de interrupción prioritaria desde dicho subsistema inteligente para dicho procesador principal si hay un número almacenado en al menos uno de dichos n dispositivos de almacenamiento que sea indicativo de la presencia de al menos una interrupción lógica pendiente;proporcionar una orden de restablecimiento de la interrupción desde dicho procesador principal para dicho un subsistema inteligente, teniendo dicha orden al menos dos porciones; incluyendo la primera porción el número de identificación del dispositivo lógico al cual se dirige la orden y una segunda porción indicativa del número de interrupciones lógicas que se han manejado por dicho procesador principal para el dispositivo lógico especificado en la primera porción de dicha orden; yresponder a dicha orden de restablecimiento de la interrupción reduciendo la numeración almacenada en el dispositivo de almacenamiento asociado con el dispositivo lógico identificado en la primera porción de dicha orden, por el número especificado en la segunda porción de dicha orden.29. Método para el manejo de las interrupciones en la operación de un sistema de computador que incluye un procesador principal, y al menos un subsistema inteligente que tiene adicionados a él dispositivos, considerándose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal; asignándose un número de identificación a cada dispositivo, con al menos una puerta que tiene una pluralidad de posiciones de bit; asignándose cada posición de bit a un dispositivo diferente de los dispositivos lógicos de acuerdo con el número de identificación asignado al dispositivo caracterizado por comprender combinadamente las etapas de:establecer una posición dada del bit de dicha puerta para un primer estado cuando está pendiente al menos una interrupción lógica proveniente del dispositivo lógico asignado a esa posición del bit, estando dicha posición dada en un segundo estado cuando no hay interrupciones lógicas pendientes;proporcionar una sola interrupción física a dicho procesador principal en respuesta a la existencia de una o más interrupciones lógicas pendientes provenientes de cualquiera de los dispositivos lógicos; y31. Método para el manejo mejorado de las interrupciones en la operación de un sistema computador que incluye un procesador principal, y al menos un subsistema inteligente que tiene adicionado a él dispositivos, considerándose el subsistema inteligente y cada uno de los dispositivos como un dispositivo lógico por dicho procesador principal; asignándose un número de identificación a cada dispositivo; proporcionando el procesador principal órdenes directas e indirectas a dichos dispositivos lógicos; con una puerta para el estado de interrupciones (isp) a la cual se aplican seriadamente las interrupciones físicas desde dichos dispositivos lógicos relacionados con dichas órdenes directas; teniendo al menos una puerta de identificación del dispositivo de interrupciones (diip) una pluralidad de posiciones de bits; asignándose cada posición de bit a un dispositivo diferente de dichos dispositivos lógicos, de acuerdo con el número de identificación asignado al dispositivo, caracterizado por comprender combinadamente las etapas de:leer dicho isp seriadamente por dicho procesador principal, para procesar dichas interrupciones físicas provenientes de dichos dispositivos lógicos relacionados con las órdenes directas;establecer una posición dada de bit de dicha puerta de diip para un primer estado cuando está pendiente al menos una interrupción lógica proveniente del dispositivo lógico asignado a esa posición del bit; estando dicha posición dada de bit en un segundo estado cuando no hay pendiente ninguna interrupción lógica;proporcionar una sola interrupción física al dicho procesador principal, en respuesta a la existencia de una o más interrupciones lógicas pendientes provenientes de cualquiera de dichos dispositivos lógicos; yleer dicho diip por dicho procesador principal, para determinar cual de dichos dispositivos lógicos tienen interrupciones lógicas pendientes relativas a las órdenes indirectas.33. Método para el manejo mejorado de las interrupciones en la operación de un sistema computador que incluye un procesador principal que tiene una memoria del sistema, y al menos un subsistema inteligente que tiene adicionados a él dispositivos, considerándose el subsistema inteligente y cada uno de los dispositivos relacionados con él como un dispositivo lógico por dicho procesador principal; asignándose un número de identificación a cada dispositivo lógico; y una interfase de órdenes para transferir la información entre dicho procesador principal y dicho subsistema inteligente; caracterizado por comprender las etapas de:proporcionar por dicho procesador principal, a una puerta de interfase de órdenes en dicha interfase de órdenes, una orden directa que contiene toda la información necesaria para que dicho subsistema inteligente ejecute inmediatamente la orden, o una orden indirecta que es la dirección de un bloque de control del subsistema (scb) almacenada en una de las localizaciones direccionables en dicha memoria del sistema; incluyendo dicho scb la dirección de un bloque de estado de terminación (tsb), que se usa por un dispositivo lógico como una localidad para almacenar el estado de finalización o terminación del dicho scb, incluyendo las interrupciones pendientes relativas a dicho scb;proporcionar por dicho procesador principal a una puerta de atención en dicha interfase de órdenes, un código que tenga una primera porción que es indicativa de cual de dichas órdenes directas y dichas órdenes indirectas se proporciona a dicha puerta de interfase de órdenes; y una segunda porción que es indicativa del número de identificación del dispositivo lógico que ha de ejecutar la orden proporcionada a dicha puerta de interfase de órdenes;leer por dicho subsistema inteligente el código proporcionado a dicha puerta de atención, y la orden proporcionada a dicha puerta de interfase de órdenes; ejecutándose una orden directa, directamente por dicho dispositivo lógico, de acuerdo con la segunda porción del código escrito en dicha puerta de atención, y si hay una orden indirecta, acceder directamente a dicha memoria del sistema en la dirección scb indicada, ejecutándose el scb por dicho dispositivo lógico de acuerdo con la segunda porción del código escrito en dicha puerta de atención;proporcionar interrupciones lógicas desde dichos dispositivos lógicos a al menos una puerta de identificación de dispositivos (diip) en dicha interfase de órdenes; teniendo dicho diip una pluralidad de posiciones de bit, asignándose cada posición de bit a un dispositivo lógico, de acuerdo con el número de identificación asignado al dispositivo, incluyendo establecer una posición dada de bit del dicho un diip a un primer estado, cuando está pendiente del dispositivo lógico asignado a esta posición del bit; estando dicha posición dada de bit; estando dicha posición dada de bit en un segundo estado cuando no hay pendiente interrupciones lógicas; al menos una interrupción lógica proveniente escribir el estado en dicho tsb después de suministrar dicha interrupción lógica a dicha posición dada del bit;proporcionar una sola interrupción física a dicho procesador principal en respuesta a la existencia de una o más interrupciones lógicas pendientes provenientes de dichos dispositivos lógicos;leer dicho un diip por dicho procesador principal para determinar cual de los dispositivos lógicos tiene interrupciones lógicas pendientes, relacionadas con órdenes directas;examinar dicho tsb por dicho procesador principal, para determinar si el scb se ha completado por el dispositivo lógico asignado a dicha posición dada del bit; yproporcionar una señal de restablecimiento desde dicho computador principal a un dispositivo lógico dado, para borrar todas las interrupciones lógicas relativas a las órdenes indirectas que se hayan procesado por dicho procesador principal en relación con dicho dispositivo lógico dado.